面向芯片先进制程的选择性原子层沉积工艺与装备


本项目的技术原理是选择原子层沉积,在一次光刻定义的细微图案化结构上,通过一步选择性沉积工艺路线实现对准生长,将生长限定在特定化区域,即在生长区沉积薄膜,在非生长区无沉积。颠覆芯片制程中反复沉积-光刻-刻蚀多步骤,研发了选择性原子层沉积工艺与装备,对提升我国高端芯片市场竞争力具有重要意义。本项目应用于8英寸先进制程芯片的制造工艺。

  • 选择性原子层沉积原理和动力学规律

  • 外场协同选择性沉积原理与装备,实现自对准精度小于1nm,TSV沉积选择比大于10:1,台阶覆盖率>90%



选择性原子层沉积原理



选择性沉积工程样机设计研发与选择性沉积工艺芯片应用



以设备为载体,发展三种选择性沉积工艺